Adder Carry Adder: עבודה, סוגים ויישומיה

ב אלקטרוניקה דיגיטלית הוספה של מספרים בינאריים של שני סיביות יכולה להיות אפשרית באמצעות חצי תוספת . ואם לרצף הקלט יש רצף של שלוש סיביות, ניתן להשלים את תהליך ההוספה באמצעות מוסף מלא. אך אם מספר הסיביות נמצא יותר ברצף הקלט, ניתן להשלים את התהליך באמצעות חצי תוספת. מכיוון שמוסף מלא אינו יכול להשלים את פעולת ההוספה. כך שניתן להתגבר על החסרונות הללו באמצעות 'אדפה לשאת אדווה'. זה סוג ייחודי של מעגל לוגי משמש להוספת מספרי ה- N-bit בפעולות דיגיטליות. מאמר זה מתאר סקירה כללית של מהו אדפר לשאת אדווה ופעולתו.

מה זה אדפה לשאת אדווה?

מבנה של מספר רב של תוספים מלאים נפל באופן המספק את התוצאות של תוספת של רצף בינארי n bit. תוספת זו כוללת תוספות מלאות מדורגות במבנה שלה, כך שהנשיאה תיווצר בכל שלב תוספת מלא במעגל התוספת של אדווה. תפוקות נשיאה אלה בכל שלב של מוסף מלא מועברות לתוספת המלאה הבאה שלה ושם מוחלות כקלט נשיאה אליו. תהליך זה נמשך עד לשלב התוספת המלא האחרון שלו. אז, כל סיבית פלט נשיאה מועברת לשלב הבא של מוסף מלא. מסיבה זו הוא נקרא בשם 'RIPPLE CARRY ADDER'. התכונה החשובה ביותר היא להוסיף את רצפי סיביות הקלט בין אם הרצף הוא 4 סיביות או 5 סיביות או כאלה.

'אחת הנקודות החשובות ביותר שיש לקחת בחשבון בתוספת מוסף זה היא שהפלט הסופי ידוע רק לאחר שתוצרי הביצוע נוצרים על ידי כל שלב מלא של מוספים ומועברים לשלב הבא שלו. כך שיהיה עיכוב להשיג את התוצאה באמצעות שימוש בתוסף התיק הזה '.

ישנם סוגים שונים בתוספות לשאת אדוות. הם:

• תוסף 4 סיביות לשאת אדוות
• מוסף אדווה בעל 8 סיביות
• מוסף אדווה בעל 16 סיביות

ראשית, נתחיל בתוספות אדווה של 4 סיביות ולאחר מכן תוספות של סיביות אדווה של 8 סיביות ו -16 סיביות.

Adder 4 סיביות אדווה

התרשים שלהלן מייצג את התוספת של 4 סיביות לסיבוב אדווה. בתוספת זו מחוברים ארבעה מוסיפים מלאים במפל. Co הוא סיבית הקלט לשאת והוא אפס תמיד. כאשר קלט זה נושא 'Co' מוחל על שני רצפי הקלט A1 A2 A3 A4 ו- B1 B2 B3 B4 ואז הפלט מיוצג עם S1 S2 S3 S4 ופלט נשא C4.

תרשים RCA של 4 סיביות

עבודה של אדף 4 סיביות אדווה

• בואו ניקח דוגמא לשני רצפי קלט 0101 ו- 1010. אלה מייצגים את A4 A3 A2 A1 ו- B4 B3 B2 B1.
• בהתאם למושג התוספת הזה, העברת הקלט היא 0.
• כאשר Ao & Bo מוחלים על התוספת המלאה הראשונה יחד עם קלט נושא 0.
• כאן A1 = 1 B1 = 0 Cin = 0
• סכום (S1) ונשיאה (C1) ייווצר לפי משוואות הסכום והנשיאה של התוסף הזה. על פי התיאוריה שלה, משוואת הפלט לסכום = A1⊕B1⊕Cin ו- Carry = A1B1⊕B1Cin⊕CinA1
• לפי משוואה זו, עבור התוספת המלאה הראשונה S1 = 1 ופלט נשיאה כלומר, C1 = 0.
• אותו דבר כמו עבור סיביות הקלט הבאות A2 ו- B2, פלט S2 = 1 ו- C2 = 0. כאן הנקודה החשובה היא השלב השני של התוספת המלאה מקבל השאת קלט כלומר, C1 שהיא העברת הפלט של השלב הראשוני של התוסף.
• ככה זה יקבל את רצף הפלט הסופי (S4 S3 S2 S1) = (1 1 1 1) והתפוקה נושאת C4 = 0
• זהו תהליך ההוספה לרצפי קלט של 4 סיביות כאשר הוא מוחל על תוסף נשיאה זה.

Adder של 8 סיביות אדווה

• הוא מורכב משמונה תוספים מלאים המחוברים בצורה מדורגת.
• כל פלט נשיאת מלא של מלאך מחובר ככניסה לשלב הבא של תוסף מלא.
• רצפי הקלט מסומנים על ידי (A1 A2 A3 A4 A5 A6 A7 A8) ו- (B1 B2 B3 B4 B5 B6 B7 B8) ורצף הפלט הרלוונטי שלו מסומן על ידי (S1 S2 S3 S4 S5 S6 S7 S8).
• תהליך ההוספה בתוספת 8-סיביות של אדווה הוא אותו עיקרון המשמש בתוספת של סיבוב אדווה של 4 סיביות כלומר, כל סיבית משני רצפי קלט הולכת להתווסף יחד עם נשיאת קלט.
• זה ישמש כאשר תוספת של שני רצפי ספרות בינאריות של 8 סיביות.

תוספת אדווה של 8 סיביות

Adder של 16 סיביות אדווה

• הוא מורכב מ -16 תוספים מלאים המחוברים בצורה מדורגת.
• כל פלט נשיאת מלא של מלאך מחובר ככניסה לשלב הבא של תוסף מלא.
• רצפי הקלט מסומנים על ידי (A1… .. A16) ו- (B1 …… B16) ורצף הפלט הרלוונטי שלו מסומן על ידי (S1 …… .. S16).
• תהליך ההוספה בתוספת של 16 סיביות לסיבוב אדווה הוא אותו עיקרון המשמש בתוסף של סיבוב אדווה בעל 4 סיביות, כלומר כל סיבית משני רצפי קלט הולכת להוסיף יחד עם נשיאת קלט.
• זה ישתמש בתוספת של שני רצפי ספרות בינאריות של 16 סיביות.

תוספת של 16 סיביות אדווה

טבלת האמת של Adder Carry Adder

להלן טבלת האמת מציגה את ערכי הפלט עבור השילובים האפשריים של כל התשומות עבור אדפה לשאת אדווה.

קוד VHDL Adder Carry Adder

VHDL (VHSIC HDL) היא שפת תיאור החומרה. זו שפת עיצוב דיגיטלית. קוד VHDL עבור תוסף נשיאה זה מוצג להלן.

ספריית IEEE
השתמש ב- IEEE.STD_LOGIC_1164.ALL

הישות Ripplecarryadder היא
יציאה (ת: ב- STD_LOGIC_VECTOR (3 עד 0)
B: ב- STD_LOGIC_VECTOR (3 עד 0)
סינן: ב- STD_LOGIC
S: מחוץ STD_LOGIC_VECTOR (3 עד 0)
Cout: מחוץ STD_LOGIC)
סוף אדווה הנשיאה

אדריכלות התנהגותית של Ripplecarryadder היא - הצהרת רכיבים על קוד Adder VHDL מלא
רכיב full_adder_vhdl_code
נמל (ת: ב- STD_LOGIC
B: ב- STD_LOGIC
סינן: ב- STD_LOGIC
S: החוצה STD_LOGIC
Cout: מחוץ STD_LOGIC)
רכיב קצה

- הצהרת נשיאת ביניים
אות c1, c2, c3: STD_LOGIC

התחל

- מיפה מלא מיפה 4 פעמים
FA1: מפת יציאת מלא_אנדר_וודל_קוד (A (0), B (0), Cin, S (0), c1)
FA2: מפת יציאת מלא_אנדר_וודל_קוד (A (1), B (1), c1, S (1), c2)
FA3: מפת יציאת full_adder_vhdl_code (A (2), B (2), c2, S (2), c3)
FA4: מפת יציאת full_adder_vhdl_code (A (3), B (3), c3, S (3), Cout)

סוף התנהגותי

קוד ורילוג לביצוע אדווה

קוד Verilog הוא שפת תיאור חומרה. הוא משמש במעגלים דיגיטליים בשלב RTL לצורך תכנון ואימות. קוד הווילוג של תוסף נשיאה זה מוצג להלן.

מודול ripple_carry_adder (a, b, cin, sum, cout)
קלט [03: 0] א
קלט [03: 0] ב
סינון קלט
פלט [03: 0] סכום
cout פלט
חוט [2: 0] ג
מלא להוסיף a1 (a [0], b [0], cin, sum [0], c [0])
מלא הוסף a2 (a [1], b [1], c [0], סכום [1], c [1])
מלא להוסיף a3 (a [2], b [2], c [1], סכום [2], c [2])
מלא להוסיף a4 (a [3], b [3], c [2], סכום [3], cout)
מודול הקצה
מודול fulladd (a, b, CIN, סכום, cout)
קלט a, b, cin
סכום תפוקה, cout
הקצה סכום = (a ^ b ^ cin)
הקצה cout = ((a & b) | (b & cin) | (a & cin))

יישומי Adder Carry Adder

יישומי התוספת של אדווה-אדווה כוללים את הדברים הבאים.

• תוספות נשיאה אלה משמשות בעיקר בנוסף לרצפי קלט n-bit.
• תוספות נשיאה אלה ישימות בעיבוד האות הדיגיטלי וב- מעבדים .

יתרונות אדף נשיאה אדווה

יתרונות אדפר הנושאים אדווה כוללים את הדברים הבאים.

• למוסיף תוספת זה יש יתרון כמו שנוכל לבצע תהליך תוספת עבור רצפי n-bit כדי לקבל תוצאות מדויקות.
• העיצוב של מוסף זה אינו תהליך מורכב.

אדפר לשאת אדווה מהווה אלטרנטיבה כאשר חצי adder ומוסיפים מלאים אינם מבצעים את פעולת ההוספה כאשר רצפי סיביות הקלט גדולים. אבל כאן, זה ייתן את הפלט לכל רצף סיביות הקלט עם עיכוב מסוים. בהתאם למעגלים הדיגיטליים אם המעגל נותן פלט עם עיכוב לא יהיה עדיף. ניתן להתגבר על זה על ידי מעגל התוספות הנושא מבט קדימה.